755彩票

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  • 深圳市誉辉天成电子有限公司
    深圳市誉辉天成电子有限公司

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  • 深圳市奥利腾科技有限公司

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  • 深圳市西昂特科技有限公司

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  • 深圳市广纳兴业电子商行

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  • 深圳市旭弈鑫科技有限公司

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    2千元

    深圳市宏博通电子有限公司

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  • 深圳市楷兴电子科技有限公司

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  • 深圳市宏博通电子有限公司

    1万元

    深圳市宏博通电子有限公司

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  • 深圳市廊宇达科技有限公司

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    深圳市廊宇达科技有限公司

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  • 深圳市创宝来科技有限公司

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    深圳市创宝来科技有限公司

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  • 深圳市华美锐电子有限公司

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    深圳市华美锐电子有限公司

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    资质: 金牌会员7年 、营业执照

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    深圳市正为时代电子科技有限公司

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  • 755彩票深圳市莱杰信科技有限公司

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    深圳市莱杰信科技有限公司

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  • 深圳市现代芯城互联网科技有...

    深圳市现代芯城互联网科技有限公司

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    2千元

    深圳市现代芯城互联网科技有限公司

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  • 深圳市福宏特电子科技有限公...

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    深圳市福宏特电子科技有限公司

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  • 亚芯电子(深圳)有限公司

    亚芯电子(深圳)有限公司

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  • 深圳市希科电子有限公司

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    深圳市希科电子有限公司

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LM358技术文章
  • 基于FPGA的HDLC转E1传输控制器的实现

    容量为128kbit。由于最大路数m=4,所以系统所需的ram最大容量为4×128kbit= 512kbit。而ep1c6内部只有80kbit的ram,所以选择使用外接ram的方法,本系统选用inbond公司的w24l01,其容量为1024kbit。通过vhdl实现系统功能 系统采用自顶向下的eda设计流程,利用vhdl语言编程实现系统功能。 发送部分主要由锁相环模块、分路模块、成帧模块、crc校验模块和串行扰码模块组成。在主时钟模式下,由本地晶振经有理数分频产生n×64khz时钟和2.048mhz时钟,n×64khz时钟作为hdlc数据的时钟产生源,n×64kbps的hdlc先经过串/并转换,并写到m个缓存器中,然后用2.048mhz时钟读出,并将其插入到e1帧相应的时隙中,组成m路e1信号,并经过crc-4校验,最后经过串行扰码,发送出去。在从时钟模式下,n×64khz时钟由hdlc提供,2.048mhz时钟由锁相环模块从n×64kbps的hdlc中提取。时钟模式的选择及m、n的数值都可以在fpga内部通过vhdl语言编程设定。 接收部分包括锁相模块、帧头检测模块、解扰码模块、读

  • 755彩票语音信号的数字化噪声抑制技术

    左右。由于语音特点因人而异,环境噪声和外界干扰情况又常有不同,所以上述的噪声抑制三参数经常需要在语音通信的过程中进行调节。在使用模拟噪声抑制电路时,这些参数是用电位器或开关来调节的。在使用模拟噪声抑制电路时,这些参数是用电位器或开关来调节的。采用数字化噪声抑制技术后,通过软件就可以设定和调节这些参数了。2 语音信号的数字化采用数字化噪声抑制技术,必须先将语音信号数字化。模拟语音信号的数字化有多种方法,最通用的是按照g。711标准进行pcm编码[1]。对于频带为300~3400hz的语音信号,采用2。048mhz的取样时钟,以8khz的速率进行8位取样,取样数据按a律编码,偶数位交替反转。多路语音信号可以分配不同的取样时隙,32个时隙(125μs)组成一帧。pcm编解码芯片选用national semiconductor公司的tp3094[2]。该芯片为44引脚plcc封装,单一5v供电,集成了四路pcm编解码电路,压扩方式为a/μ律可选,片内自带电压基准、低通接收滤波器和带通发送滤波器,通过外接电阻可以调节输入信号的增益。tp3094可采用长帧和短帧两种同步方式,外接帧信号和2。048mhz的时钟即可

  • 大型设计中FPGA的多时钟设计策略

    要求产生冲突时(设置时间和保持时间)将产生亚稳态,触发器的最终输出是未知的,并使整个设计处于不确定状态。如果有一级逻辑要将数据异步地发送到另一级,图3所示的情形将不能满足触发器的设置和保持时间要求。确切地说,如果设计中含有异步逻辑将有可能会产生亚稳态。在处置异步资源时必需非常小心,因为这可能产生一些很严重的问题。 图三 多时钟设计 本文以电信应用中的e3多路复用/解复用设计为例。如图4所示,多路复用器接收来自一组独立线路接口芯片的16个独立e1信道,每一个信道都工作于2。048mhz;经复用后,这些e1流组合成4个e2流,分别工作在8。0448mhz;4个e2流最后组合成一个e3流,以34。368mbps的速率串行发送出去。在接收端执行相反的操作:解复用器从e3流提取4个e2数据流,然后从e2流提取16个e1流,最终将e1流发送到接收端的线路接口芯片。 图四 这些e1线路接口在发送和接收时都独立工作,因此2。048mhz的时钟速率可以有+/- 20ppm的偏差。同样,因为大多数系统同时发送和接收数据,分立的多路复用器和多路解复用器将提供2个独立的e3流

  • ST-BUS总线接口模块的Verilog HDL设计

    号及时序规范所作的定义,st-bus是一种传输数字信息的高速同步串行通信总线,总线接口所需信号有帧同步信号、位时钟信号和串行数据信号。帧同步信号主要有类型0和类型1两种:类型0的同步脉冲仅出现在帧的开头,如图1所示,总线上各部件将之作为重要参考信号并由此决定何时开始接收或发送数据流;类型1的同步脉冲需要维持一个完整的时隙周期(即8个位时钟周期),在此期间部件也要接收或发送信息数据,这种同步方式较少应用。st-bus定义了4种标准时钟频率,即16.384mhz、8.192mhz、4.096mhz和2.048mhz,其中每一种时钟频率均可作为部件的内部时钟,不过任意时刻只能选择其一,自适应系统在设计时采用了自动选择模式。除频率2.048mhz外,其它时钟频率总是数据速率的两倍,即支持最大数据速率为8.192mbps。如果st-bus数据速率为2.048mbps,那么时钟可以是2.048mhz或4.096mhz。由图 1可知,一个完整st-bus的帧周期为125ms,而每帧又根据数据速率分为几种不同的时隙总数。但是,为了与e1信号的时隙相对应,e1终端子系统常采用每帧32时隙的信号方式。 st-bus收发模

  • 单片四路E1收发器DS21Q59及其应用

    完全独立的收发器,具备了连接四条e1线路所需的各种功能,并且还有一个tdm背板接口,用于在片内进行多路e1信号的交叉复用。该芯片是制作四路e1数字中继接口的极佳选择,可广泛用于路由器、复用器、接入设备、数字程控交换机及信道服务单元(csu)与数据服务单元(dsu)中。ds21q59具有以下的性能及特点:·有4个完整的e1收发器; ·远程及近程liu,且接收灵敏度可调,最低为-43db,最高为0db;·32/128位的无晶振抖动抑制器,用于消除时钟或数据的相位抖动;· 片内的系统时钟合成器能够产生2。048mhz、4。096mhz、8。192mhz及16。384mhz等几种时钟,用于多路e1信号的交叉式pcm总线工作(ibo)方式;·支持随路信令(cas)和公共信道信令(ccs);·接收通路有两帧容量的滑动缓冲存储器,用于消除接收数据与背板异步时钟之间的相位差和频率差;·具备循环冗余校验(crc)及伪随机序列(prbs)的产生与检测功能;·能够检测并产生远端告警及ais告警;·四个收发器具有独立的环回诊断能力,包括远端环回、本地环回与帧环回;·多达59个寄存器可由用户根据使用情况进行相关配置;·器件配置

  • 755彩票BITS芯片在同步网络中的应用

    应用,可以提供接收侧的监控应用模式,通过设置mm0和mm1两个寄存器,ds26502可以提供最高32db的接收增益,补偿分压后信号幅值降低的问题。需要注意的是,这种纯阻性的损耗和增益与e1/t1传输线路上的电缆损耗特性不同。 ds26502的输出端就是需要从线路中提取的2m同步时钟。这个时钟一路送入fpga进行处理,这样可以提高灵活性,方便改变单板的管脚配置,另一路送入时钟驱动器供本板其他器件使用。ds26502除了可以从线路中提取时钟外,也可以接收itu g。703第10部分中规定的2。048mhz的同步方波时钟。 同步状态信息ssm(synchronization status message)用于在同步定时链路中传递定时信号的质量等级,使得sdh网和同步网中的节点时钟通过对ssm的解读获取上游时钟的信息,对本节点的时钟进行相应操作(例如跟踪、倒换或转入保持),并将该节点同步信息传递给下游。它采用4bit编码,共16种信号,反映不同的质量等级。由于2mb/s信号传输距离长,又有同步状态信息(ssm)功能,因此在同步网络中优先采用2mb/s信号。ds26502可以在t1和e1模式

  • 基于流水线技术的并行高效FIR滤波器设计

    的原理结构如5所示。 4 fir滤波器的电路设计与仿真结果 在数字滤波器设计时,首先根据滤波器的频率特性,选定滤波器的长度和每一节的系数。就目前的设计手段而言,对节数和系数的计算可以采用等波动remez逼近算法编程计算。但是,目前最好的方法还是使用使用的eda软件来完成。在选择了设计方法和设计要求后,计算出各节系数,并以图形的直观形式显示幅频、相频、冲激响应和零极点图。 图6是一个采用等波动设计方法生成的均方根升余弦(rrc)fir滤波器的频域特性。其中,滚降系数为0.35,输入数据率是2.048mhz。 由于在数字滤波器中,各节系数字长有限,所以还要对计算出来的实系数进行量化处理,即浮点数向定点数转换。系数量化后的频域特性如图7所示,量化字长为12。 比较图6与图7,不难看出,系数在量化前后的频域特性是不同的,量化带来了频域特性的恶化。在验证了量化后的频域特性满足设计要求和系数的有效性之后,就可以进行fpga电路的设计。 笔者采用流水线技术,根据得到的滤波器系数用vhdl语言编写了滤波器程序。为了充分利用fpga中四输入查找表的电路结构,一般采用每8节为滤波器的一个基本单元。设计中

  • 目前AD/DA的常用芯片简介

    美国德州仪器公司是一家国际性的高科技产品公司,是全球最大半导体产品供应商之一,一九九八年半导体产品销量名列全球第五,其中dsp产品销量全球排名第一,模拟产品位于全球第一。 1)tlc548/549 tlc548和tlc549是以8位开关电容逐次逼近a/d转换器为基础而构造的cmos a/d转换器。它们设计成能通过3态数据输出与微处理器或外围设备串行接口。tlc548和tlc549仅用输入/输出时钟和芯片选择输入作数据控制。tlc548的最高i/oclock输入频率为2.048mhz,而tlc549的i/oclock输入频率最高可达1.1mhz。 tlc548和tlc549的使用与较复杂的tlc540和tlc541非常相似;不过,tlc548和tlc549提供了片内系统时钟,它通常工作在4mhz且不需要外部元件。片内系统时钟使内部器件的操作独立于串行输入/输出端的时序并允许tlc548和tlc549象许多软件和硬件所要求的那样工作。i/oclock和内部系统时钟一起可以实现高速数据传送,对于tlc548为每秒45,500次转换,对于tlc549为每秒40,000次

  • Maxim推出集成快速RSSI功能的数字无线调谐器

    还集成了前端跟踪滤波器,以消除uhf、 vhf和fm波段之间的干扰。片内接收信号强度指示器(rssi)和温度传感器能够实现快速、精确的扫描和搜索。rssi的精度为±2db,通过 i²c总线输出数字形式的测量结果。器件具有极佳的-111dbm (典型值) fm灵敏度,fm相邻信道性能满足etsi en 55020标准。max2172采用3v单电源供电时仅消耗61ma (典型值)电流,在性能和功耗之间达到了最佳的平衡,是消费类电子和汽车应用的理想选择。 max2172采用标准的2.048mhz if频率,兼容大多数dab数字解调器。器件提供6mm x 6mm、40引脚tqfn无铅封装,工作在-40°c至+85°c扩展级温度范围。可提供评估板以加速设计进程。

  • Maxim推出DAB信号的数字无线调谐器MAX2172

    ,该ic还集成了前端跟踪滤波器,以消除uhf、vhf和fm波段之间的干扰。片内接收信号强度指示器(rssi)和温度传感器能够实现快速、精确的扫描和搜索。rssi的精度为±2db,通过i²c总线输出数字形式的测量结果。器件具有极佳的-111dbm (典型值) fm灵敏度,fm相邻信道性能满足etsi en 55020标准。max2172采用3v单电源供电时仅消耗61ma (典型值)电流,在性能和功耗之间达到了最佳的平衡,是消费类电子和汽车应用的理想选择。 max2172采用标准的2。048mhz if频率,兼容大多数dab数字解调器。器件提供6mm x 6mm、40引脚tqfn无铅封装,工作在-40°c至+85°c扩展级温度范围。可提供评估板以加速设计进程。

  • LPC2132的PWM能完成这个任务吗?

    lpc2132的pwm能完成这个任务吗?我想用2132实现模拟的i2s接口,准备用16。384mhz。html">16。384mhz的晶振,利用pll,使得主频为16。384×3mhz。然后通过一个pwm口输出一个2。048mhz的方波作为i2s接口的时钟。然后通过一个计数器对方波进行计数,256个方波产生一个中断,在中断中用程序控制fs信号和data in和data out信号。以前我是用avr单片机实现的。现在不知道2132是否可以实现。这里面涉及几个问题:1、是否可以利用pwm输出2。048mhz的方波?这里面设置匹配值为12,如果匹配,i/o输出口取反,这个过程不产生中断。是否能够实现?2、用一个匹配值为24×256的通道,产生一个8khz的中断,在中断函数中实现控制fs,data in ,data out。这里面有一个问题,要求pwm匹配后立即重新计数,即在中断过程中pwm继续计数不停止。是否可以?3、请问2。048mhz的方波和8khz中断是否能够严格控制时序?电路已经画好了,就等周公的芯片了,大家帮我分析一下,是否可以实现?

  • 求助! 用过DS2154/554的大侠帮看一下图和程序

    /延时50毫秒 ccr5=0xe0; delayms(50); ////延时50毫秒 ccr6=0x20; ccr6=0x23;}void ini21554(){ uchar i; sr1=0; sr2=0; rir=0; rcr1=0x20; //rsync is an input rcr2=0x06; //enable receive-side elastic store rsysclk is 2.048mhz tcr1=0xa8; //tsync is an input tcr2=0xf8; ccr1=0x44; //hdb3 enabled at both sides ccr2=0x00; ccr3=0x82; //enable transmit-side elastic store tsysclk is 2.048mhz ccr4=0; imr1=0x00; imr2=0x80; licr=0x54; //75 t

  • 这个时钟电路怎么频率不对?

    这个时钟电路怎么频率不对?这是从mc145481的数据手册截下来的电路,用示波器测试发现输出的2.048mhz正常,但本来该出8khz的时钟测出4k来,会是什么原因?我用3.3v供电,查过74hc4060和74hc73的数据手册,可以在2v下工作的。 * - 本贴最后修改时间:2007-2-3 17:17:29 修改者:ocon

2.048mhz替代型号
2.048M 2.00MHZ 1Z8.2 1Z75 1Z6.2 1Z51 1Z330 1Z30 1Z24 1Z20

2.0V 2.2K 2.2N 2.2R 2.2U 2.2uF 2.2UF/50V 2.2UH 2.2V 2.4576M

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